电源完整性与地弹噪声的高速PCB仿真
使用基于电磁场分析的设计软件来选择退耦电容的大小及其放置位置可将电源平面与地平面的开关噪声减至zui小。
随着信号的沿变化速度越来越快，今天的高速数字电路板设计者所遇到的问题在几年前看来是不可想象的。对于小于1纳秒的信号沿变化，PCB板上电源层与地层间的电压在电路板的各处都不尽相同，从而影响到IC芯片的供电，导致芯片的逻辑错误。为了保证高速器件的正确动作，设计者应该消除这种电压的波动，保持低阻抗的电源分配路径。
为此，你需要在电路板上增加退耦电容来将高速信号在电源层和地层上产生的噪声降至zui低。你必须知道要用多少个电容，每一个电容的容值应该是多大，并且它们放在电路板上什么位置zui为合适。一方面你可能需要很多电容，而另一方面电路板上的空间是有限而宝贵的，这些细节上的考虑可能决定设计的成败。
反复试验的设计方法既耗时又昂贵，结果往往导致过约束的设计从而增加不必要的制造成本。使用软件工具来仿真、优化电路板设计和电路板资源的使用情况，对于要反复测试各种电路板配置方案的设计来说是一种更为实际的方法。本文以一个xDSM(密集副载波多路复用)电路板的设计为例说明此过程，该设计用于光纤/宽带无线网络。软件仿真工具使用Ansoft的SIwave，SIwave基于混合全波有限元技术，可以直接从layout工具Cadence Allegro, Mentor Graphics BoardStation, Synopsys Encore和 Zuken CR-5000 Board Designer导入电路板设计。图1是SIwave中该设计的PCB版图。由于PCB的结构是平面的，SIwave可以有效的进行全面的分析，其分析输出包括电路板的谐振、阻抗、选定网络的S参数和电路的等效Spice模型。
010
图1, SIwave中xDSM电路板的PCB版图，左边是两个高速总线，右边是
三个Xilinx的FPGA。 xDSM电路板的尺寸，也就是电源层和地层的尺寸是11×7.2 英寸（28×18.3 厘米）。电源层和地层都是1.4mil厚的铜箔，中间被23.98mil厚的衬底隔开。
为了理解对电路板的设计，首先考虑xDSM电路板的裸板（未安装器件）特性。根据电路板上高速信号的上升时间，你需要了解电路板在频域直到2GHz范围内的特性。图2所示为一个正弦信号激励电路板谐振于0.54GHz时的电压分布情况。同样，电路板也会谐振于0.81GHz和0.97GHz以及更高的频率。为了更好地理解，你也可以在这些频率的谐振模式下仿真电源层与地层间电压的分布情况。
001
图2所示在0.54GHz的谐振模式下，电路板的中心处电源层和地层的电
图2, 正弦信号激励电路板谐振于0.54GHz时的电压分布情况。找到零压差变化点有助于我们将需要在短时间内产生大量电流变化的器件放置于此。例如，如果要将一块Xinlix的FPGA芯片放在电路板上，该芯片会在0.2纳秒内产生2A的输入电流变化。如此短时间内的大电流变化将带来电路板的电源完整性问题，会使电路板产生各种模式的谐振，导致电源层和地层电压的不均匀。然而，电路板中心处在某些谐振模式下具有零压差变化的特性，因此将FPGA芯片放置于此可以避免电路板产生这些低频的谐振模式。FPGA芯片不能激发这些低频谐振模式，是由于从电路板的中心处将无法耦合至这些谐振模式。
图3中的紫色曲线显示的是当位于电路板中心处的芯片从电源平面吸
图3, 紫色曲线显示的是当位于电路板中心处的芯片从电源平面吸入电流时引起的谐振；绿色曲线表示当将芯片放置偏移中心位置时的响应。
尽管器件的布局与放置的位置有助于减小电源完整性的问题，但它们并不能解决所有的问题。首先，你不能将所有的关键器件放在电路板的中心。通常情况下，器件放置的灵活性是有限的。其次，在任何给定的位置总有一些谐振模式会被激发。例如，图3中绿色曲线表示当你将芯片放置在沿某一坐标轴偏移中心位置时，0.54GHz的谐振模式将被激发。成功的设计电路板的PDS（电源分配系统）的关键在于在合适的位置增加退耦电容，以保证电源的完整性和在足够宽的频率范围内保证地弹噪声足够小。
退耦电容
设想FPGA在0.2纳秒的上升沿 吸入2A的电流，此时电源电压会暂时降
由于电流的瞬变值为2A，电压的瞬变值由V=Z×I决定，Z是从芯片端视出的阻抗，因此，为了避免电压的尖峰波动，在从直流到信号带宽的频率范围内，Z值必须低于某一门限值。（图4b）
图4，其变化幅度取决于电路板的阻抗和芯片偏置管脚处的用于提供电流的退耦电容；为了避免电压的尖峰波动，在从直流到信号带宽的频率范围内，Z值必须低于某一门限值。图中虚线部分即为PDS阻抗应该满足的目标区域。
在该设计中，为了保持电源完整性，电源—地的电压波动必须保持在标准值3.3V的5%以内。因此噪声不能大于0.05×3.3V=165 mV。可以据此按照欧姆定律计算出PDS的zui大阻抗165mV/2A=82.5mΩ，图4中虚线部分即为PDS阻抗应该满足的目标区域。
对于zui低频率，通常是1kHz或者更低的频率——电源满足阻抗特性的要求，电源和地层的结构通常不会破坏阻抗特性，因为它们呈现低电阻与电感特性。而当频率高于1kHz时，电流通路的互感大到足以使电压超过限定值。
上一篇：高速高密度PCB设计面临新挑战
- 凡本网注明"来源：智能制造网"的所有作品，版权均属于智能制造网，转载请必须注明智能制造网，https://www.gkzhan.com。违反者本网将追究相关法律责任。
- 企业发布的公司新闻、技术文章、资料下载等内容，如涉及侵权、违规遭投诉的，一律由发布企业自行承担责任，本网有权删除内容并追溯责任。
- 本网转载并注明自其它来源的作品，目的在于传递更多信息，并不代表本网赞同其观点或证实其内容的真实性，不承担此类作品侵权行为的直接责任及连带责任。其他媒体、网站或个人从本网转载时，必须保留本网注明的作品来源，并自负版权等法律责任。
- 如涉及作品内容、版权等问题，请在作品发表之日起一周内与本网联系，否则视为放弃相关权利。
